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μ PD44646092A-A, 44646182A-A, 44646362A-A, 44646093A-A, 44646183A-A, 44646363A-A
Read and Write Cycle
Parameter
Symbol
-E20
Note1
-E22
Note1
-E25
-E30
-E33
Unit
Note
(500 MHz)
(450 MHz)
(400 MHz)
(333 MHz)
(300 MHz)
MIN. MAX. MIN. MAX. MIN. MAX. MIN. MAX. MIN. MAX.
Clock
Average Clock cycle time (K, K#)
TKHKH
2.0
5.25
2.2
5.25
2.5
5.25
3.0
5.25
3.3
5.25
ns
2
Clock phase jitter (K, K#)
Clock HIGH time (K, K#)
Clock LOW time (K, K#)
Clock HIGH to Clock# HIGH
(K → K#)
Clock# HIGH to Clock HIGH
(K# → K)
DLL/PLL lock time (K)
K static to DLL/PLL reset
TKC var
TKHKL
TKLKH
TKHK#H
TK#HKH
TKC lock
TKC reset
0.4
0.4
0.85
0.85
20
30
0.15
0.4
0.4
0.95
0.95
20
30
0.15
0.4
0.4
1.06
1.06
20
30
0.20
0.4
0.4
1.28
1.28
20
30
0.20
0.4
0.4
1.40
1.40
20
30
0.20
ns
TKHKH
TKHKH
ns
ns
μ s
ns
3
4
5
Output Times
CQ HIGH to CQ# HIGH
(CQ → CQ#)
CQ# HIGH to CQ HIGH
(CQ# → CQ)
K, K# HIGH to output valid
K, K# HIGH to output hold
K, K# HIGH to echo clock valid
K, K# HIGH to echo clock hold
CQ, CQ# HIGH to output valid
CQ, CQ# HIGH to output hold
K HIGH to output High-Z
K HIGH to output Low-Z
TCQHCQ#H
TCQ#HCQH
TKHQV
TKHQX
TKHCQV
TKHCQX
TCQHQV
TCQHQX
TKHQZ
TKHQX1
0.6
0.6
– 0.45
– 0.45
– 0.15
– 0.45
0.45
0.45
0.15
0.45
0.7
0.7
– 0.45
– 0.45
– 0.15
– 0.45
0.45
0.45
0.15
0.45
0.81
0.81
– 0.45
– 0.45
– 0.20
– 0.45
0.45
0.45
0.20
0.45
1.03
1.03
– 0.45
– 0.45
– 0.20
– 0.45
0.45
0.45
0.20
0.45
1.15
1.15
– 0.45
– 0.45
– 0.20
– 0.45
0.45
0.45
0.20
0.45
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
6
6
7
7
CQ, CQ# HIGH to QVLD valid
Setup Times
TCQHQVLD – 0.15 0.15 – 0.15 0.15 – 0.20 0.20 – 0.20 0.20 – 0.20 0.20
ns
Address valid to K rising edge
TAVKH
0.33
0.4
0.4
0.4
0.4
ns
8
Synchronous load input (LD#),
read write input (R, W#) valid to
TIVKH
0.33
0.4
0.4
0.4
0.4
ns
8
K rising edge
Data inputs and write data select
inputs (BWx#) valid to
TDVKH
0.25
0.28
0.28
0.28
0.28
ns
8
K, K# rising edge
Hold Times
K rising edge to address hold
TKHAX
0.33
0.4
0.4
0.4
0.4
ns
8
K rising edge to
synchronous load input (LD#),
TKHIX
0.33
0.4
0.4
0.4
0.4
ns
8
read write input (R, W#) hold
K, K# rising edge to data inputs
and write data select inputs
TKHDX
0.25
0.28
0.28
0.28
0.28
ns
8
(BWx#) hold
Notes 1. -E20 and –E22 are valid for 2.5 Clock Cycles Read Latency products.
2. When debugging the system or board, these products can operate at a clock frequency slower than TKHKH
(MAX.) without the DLL/PLL circuit being used, if DLL# = LOW. Read latency (RL) is changed to 1.0 clock
cycle regardless of RL = 2.0 and 2.5 clock cycles products in this operation. The AC/DC characteristics
cannot be guaranteed, however.
3. Clock phase jitter is the variance from clock rising edge to the next expected clock rising edge. TKC var
(MAX.) indicates a peak-to-peak value.
18
Data Sheet M19960EJ2V0DS
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